FPGA & Digital Design
Monday, April 18, 2016
Decimator Design1
Decimator Theory Matlab
Generated HDL kod 2 komponent
1) Decimation faktöre göre enable üretiyor.
2) FIR filter
Smimülayonda enb_1_40_1 sinyali 4 clock cycle ında 1 pulse üretiyor.
Giriş fix 16_14
Çıkış fix 37_30
end
No comments:
Post a Comment
Newer Post
Older Post
Home
Subscribe to:
Post Comments (Atom)
No comments:
Post a Comment