Pipelining 2 FF arasındaki combinational logic sayısı azaltarak 1 clock cycle da yapılması gereken işlem miktarını azaltmaktır. Böylece FPGA de daha yüksek frekanslara çıkılarak daha hızlı çalışma imkanı sağlar.
Distrubute işlemi ile input,output ve internal registerları redistrubute ederek optimize eder.
internal registers => persistent
system objects =>dsp.delay
The 'Unroll Loops' option unrolls explicit for-loops in MATLAB code in
addition to implicit for-loops that are inferred for vector and matrix
operations.
Resource sharing ile area optimizasynu yapılır. Utility report dan check edilebilir. Time division multiplexing yapıyor.
Ör. fonksiyonel olarak eşdeğer 4 çarpım bloğunu kullanan bir tasarımı resource sharing ile 1 çarpım kullanarak implement edebiliriz. Shared block inputları x4 lile time multiplex yapılıyor. Çıkış ise daha az hızlarda route ediliyor. Yani overclocking yapılıyor.
No comments:
Post a Comment